首页 > 电脑
更新时间2018-06-24 23:28:39
请问大家,怎样设计个比较简单的verilog HDL编译器?用VB语言设计或者其他语言设计,请问有谁会吗?
可以在网上搜索模板学习,然后做一个出来。
上一篇:谁有简单VHDL编译器模型源代码?
下一篇:七彩虹BattleAxeC.B250M-E有几个内存插槽